[TSMC 2나노 공정 기술 세부 발표 성능 15% 상승 전력 소비 30% 감소] 샌프란시스코에서 열린 IEEE 국제전자부품회의 (IEDM) 에서 글로벌 웨이퍼 파운드리 거물인 TSMC는 주목받는 2나노 (N2) 공정 기술의 더 많은 세부 사항을 발표했다.소개에 따르면 N2 공정은 이전 세대 공정에 비해 성능이 15% 향상되었고 전력 소비량은 30% 까지 감소하여 에너지 효율이 현저하게 향상되었다.또한 서라운드 그리드(GAA) 나노칩 트랜지스터와 N2 나노플렉스 기술 적용에 힘입어 트랜지스터 밀도도 1.15배 향상됐다.
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