インテル・エンジニアリング部門、相互接続によるマイクロテクノロジーの画期的な進展を示す

内托体头

2024年のIEEE国際電子デバイス会議では、インテル傘下のチップ代行事業部門が複数の技術的ブレークスルーを披露し、新材料の面では、線間容量を最大25%削減し、チップ内相互接続の改善に役立つ、減成法ルテニウム相互接続技術（subtractive Ruthenium）を示した。パッケージ技術では、インテル・エージェンシーはまた、スループットを最大100倍に向上させ、超高速なチップ間パッケージ（chip-to-chip assembly）を実現する先進的なパッケージ用の異種統合ソリューションを発表しました。
また、フルサラウンドゲート（GAA）の微細化をさらに推進するために、インテルはシリコン系RibbionFET CMOS（相補型金属酸化物半導体）技術、微細化のための2 D電界効果トランジスタ（2 D FETs）のゲート酸化層（gate oxide）モジュールなどを発表した。